서론
약어
목차

1장 FPGA와 Verilog 언어는 무엇인가?
1.1 FPGA란 무엇인가?
1.2 하드 IP와 집적된 CPU
1.3 FPGA 설계 과정
1.4 Verilog의 역사
1.5 verilog 언어의 특징
1.6 Verilog를 이용한 설계 과정

2장 처음으로 Verilog HDL 코드 만들기
2.1 툴 다운로드하기
2.2 Hello world 코드 만들기
2.3 ISE 툴을 사용하여 코드 만들기

3장 Verilog 문법(syntax)과 의미(semantic)
3.1 여백(White Space)
3.2 식별자(Identifier)
3.3 Veilog에서 수 표현하기
3.4 자료형(Data Type)
3.5 문자열(String)
3.6 상수(Constant) 선언하기
3.7 모듈(Module)
3.8 포트(Port)
3.9 모듈 가져오기(Instantiation)
3.10 테스트벤치(Test Bench)
3.11 구조적(Structural) 식별자

4장 Verilog 연산자(Operator)
4.1 비트에 관한 연산자(Bitwise Operator)
4.2 관계(Relational) 연산자
4.3 논리(Logical) 연산자
4.4 산술(Arithmetic) 연산자
4.5 축소(Reduction) 연산자
4.6 이동(Shift) 연산자
4.7 병합(Concatenation) 연산자
4.8 반복(Replication) 연산자
4.9 조건(Conditional) 연산자
4.10 연산자의 우선 순위(Priority)

5장 게이트수준(Gate-level) 모델링
5.1 게이트 기본 요소(Primitive)
5.2 전송 게이트(Transmission Gate) 기본 요소(Primitive)
5.3 스위치(Switch) 기본 요소(Primitive)
5.4 신호 세기(Strength) 수준
5.5 게이트와 스위치 지연
5.6 게이트 수준 모델링 예

6장 사용자 정의 기본 게이트(User-Defined Primitive: UDP)
6.1 UDP란 무엇인가?
6.2 UDP 포트의 규칙
6.3 UDP에서 사용하는 특수 기호
6.4 UDP 몸체(Body)
6.5 수준 반응 순차 논리 UDP
6.6 모서리 반응(Edge-Sensitive) 순차 논리 UDP

7장 Verilog 동작적(Behavioral) 모델링
7.1 Verilog HDL의 추상화(Abstraction) 수준
7.2 절차적(Procedural) 블록
7.3 순차적(Sequential) 블록과 병렬적(Parallel) 블록
7.4 방해(Blocking) 할당과 비방해(Non-Blocking) 할당(Assignment)
7.5 if-else 조건문
7.6 case 문
7.7 순환(Looping) 문
7.8 연속적 할당문(Continuous Assignment)
7.9 절차적 블록을 사용하여 순차 논리 구현하기
7.10 절차적 블록을 사용하여 조합 논리 구현하기

8장 절차적 블록에서의 타이밍 제어
8.1 지연 제어
8.2 모서리 반응(Edge-Sensitive) 사건(Event) 제어
8.3 내부 할당(Intra Assignment) 타이밍 제어
8.4 0(Zero) 지연 제어
8.5 Wait 문
8.6 사건(Event) 기반 타이밍 제어
8.7 경로 지연 모델링

9장 태스크와 함수
9.1 태스크
9.2 함수

10장 시스템 태스크와 함수

11장 Verilog-2001 표준에서 새로운 것

12장 컴파일러 지시어(directive)
12.1 'include 지시어
12.2 'define 지시어
12.3 'undef 지시어
12.4 'ifdef 지시어
12.5 'timescale 지시어
12.6 'resetall 지시어
12.7 'defaultnettype 지시어

13장 FSM(Finite State Machine) 모델링
13.1 FSM 모델링 구성요소

14장 계수기 모델링 예

15장 SystemVerilog
15.1 SystemVerilog 새로 추가된 사항
15.2 Assertion 기반 검증
15.3 Interface

Verilog Language Reference

찾아보기