제1장 디지털 공학 개요
1.1 아날로그 신호와 디지털 신호
1.2 주파수 및 위상
1.3 디지털 시스템에서 펄스 및 신호 레벨
1.4 디지털 컴퓨터 시스템

제2장 수 체계 및 연산
2.1 수의 일반적 표현
2.2 주요 진법 및 연산
2.2.1 10진수 및 연산
2.2.2 2진수 및 연산
2.2.3 8진수 및 연산
2.2.4 16진수 및 연산
2.2.5 2진수-8진수-16진수 변환
2.3 보수 연산(Complementary Operation)
2.3.1 10진 보수 연산
2.3.2 2진 보수 연산

제3장 코드화 시스템
3.1 BCD 코드(8421 코드)
3.1.1 BCD 코드 형식
3.1.2 BCD 코드 덧셈 연산
3.2 3 초과 코드(3-exceed 코드)
3.2.1 3초과 코드 형식
3.2.2 3초과 코드 덧셈 연산
3.3 그레이 코드(Gray 코드)
3.3.1 그레이 코드 형식
3.3.2 그레이 코드 변환
3.4 기타 코드
3.4.1 4비트 BCD 코드
3.4.2 5비트 BCD 코드
3.5 패리티(Parity)
3.5.1 패리티 비트
3.5.2 패리티 워드
3.5.3 해밍 코드(Hamming Code)
3.6 알파 뉴메릭 코드(Alphanujmeric Code)
3.6.1 ASCII 코드
3.6.2 EBCDIC 코드

제4장 논리 연산 및 논리 게이트
4.1 반전연산(Invert Operation) 및 게이트
4.2 OR 연산(OR Operation) 및 게이트
4.3 AND 연산(AND Operation) 및 게이트
4.4 NOR 연산(NOR Operation) 및 게이트
4.5 NAND 연산(NAND Operation) 및 게이트
4.6 XOR연산(XOR Operation) 및 게이트
4.7 XNOR 연산(XNOR Operation) 및 게이트
4.8 NOR게이트/NAND 게이트(만능 게이트) 활용
4.9 드모르강 정리
4.10 게이트의 전기적 특성

제5장 불 함수 표현 및 간소화
5.1 불 대수
5.2 불 대수의 기본정리
5.3 불 대수의 기본규칙
5.4 불 함수 표현
5.4.1 정규형
5.5 카노맵(Karnaugh's map)을 이용한 불 함수 간소화
5.5.1 비트수에 따른 카노맵
5.5.2 카노맵에서 불 함수 최적화
5.5.3 무의항(Don't Care)을 적용한 카노맵
5.5.4 표준형 카노맵에 표시하기
5.6 Quine-McClusky 방법

제6장 조합논리회로 응용
6.1 가산기(Adder)
6.1.1 반가산기(Half Adder)
6.1.2 전가산기(Full Adder)
6.2 감산기(Subtracter)
6.2.1 반감산기(Half Subtracter)
6.2.2 전감산기(Full Subtracter)
6.3 병렬 가산기(Parallel Adder)
6.4 크기 비교기(Magnitude Comparator)
6.4.1 1비트 크기 비교기
6.4.1 3비트 크기 비교기
6.5 코드 변환기(Code Converter)
6.5.1 BCD-to-3 초과 코드 변환기
6.5.2 이진-to-gray 코드 변환기
6.5.3 Gray-to-이진 코드 변환기
6.6 패리티 비트 발생기/검사기
6.6.1 홀수 3비트 패리티 비트 발생기
6.6.2 홀수 4비트 패리티 비트 검사기
6.7 인코더(Encoder)
6.7.1 4x2 인코더
6.7.2 10진-BCD 인코더
6.7.3 우선순위(Priority) 인코더
6.8 디코더
6.8.1 3x8 디코더
6.8.2 BCD-to-Decimal 디코더
6.8.3 Enable 신호를 가진 디코더
6.9 멀티플렉서/디멀티플렉서
6.9.1 멀티플렉서
6.9.2 디멀티플렉서
6.10 BCD-to-7 Segment 디코더

제7장 순서논리회로
7.1 SR 플립플롭
7.1.1 비동기식 SR 플립플롭
7.1.2 동기식 SR 플립플롭
7.2 D 플립플롭
7.2.1 D 플립플롭
7.2.2 비동기 입력(Preset와 Clear)을 가진 플립플롭
7.3 JK 플립플롭
7.4 T 플립플롭
7.5 마스터-슬레이브 플립플롭
7.6 순서 논리 회로 설계
7.6.1 순서 논리회로 동작 표현 방법
7.6.2 플립프롭의 상태 여기표(Excitation Table)
7.6.3 순서 논리회로 설계

제8장 레지스터
8.1 개요
8.2 시프트 레지스터
8.2.1 좌향 시프트 레지스터
8.2.2 우향 시프트 레지스터
8.2.3 양방향 시프트 레지스터
8.3 SISO(Serial Input Serial Output)
8.4 SIPO(Serial Input Parallel Output)
8.5 PISO(Parallel Input Serial Output)
8.6 PIPO(Parallel Input Parallel Output)

제9장 카운터 회로(Counter Circuit)
9.1 비동기식 카운터(Asynchronous Counter)
9.2 동기식 카운터(Synchronous Counter)
9.2.1 2비트 동기식 up 카운터 설계
9.2.2 3비트 동기식 down 카운터 설계
9.3 링 카운터(Ring Counter)
9.4 존슨 카운터(Jonson Counter)
9.4.1 4비트 존슨 카운터
9.4.2 5비트 존슨 카운터
9.5 동기식 modulo-N 카운터

제10장 프로그램 가능한 논리소자(PLD) 및 메모리(Memory)
10.1 PLD(Programmable Logic Device)
10.1.1 PROM(Programmable Read Only Memory)
10.1.2 PAL(Programmable Array Logic)
10.1.3 PLA(Programmable Logic Array)
10.1.4 GAL(Generic Array Logic)
10.1.5 CPLD(Complex PLD)
10.1.6 FPGA(Field Complex PLD)
10.2 메모리(Memory)
10.2.1 메모리 구조와 사용
10.2.2 ROM
10.2.3 RAM(Random Access Memory)

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